module SimplePll (
        input      sys_clock,
        input      sys_rst_n,
        output clk_100,
        output clk_100_deg180,
        output clk_50,
        output clk_25
    );

    // 时钟稳定
    wire locked;
    wire rst_n;
    // 当时钟已经稳定且没有按下复位键时,系统稳定状态
    assign rst_n=locked&sys_rst_n;

    clk_wiz_0 u_clk_wiz_0 (
                  .clk_100(clk_100),
                  .clk_100_deg180(clk_100_deg180),
                  .clk_50(clk_50),
                  .clk_25(clk_25),
                  .reset( !sys_rst_n),
                  .locked(locked),
                  .clk_in1(sys_clock));

endmodule
